部品 プロセッサー他 CH32V 203マニュアル_10_GPIO

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GPIOポートは、プルアップ/プルダウン抵抗を内蔵しており、オフにしたり、プッシュプルまたはオープンドレイン機能として設定したりすることで、 さまざまな入力または出力モードに設定できます。
GPIOポートの他にもいくつかの代替機能があります。

ポートの各ピンは、以下のモードに設定できます。
● Floating input(フローティング入力)
● Pull-up input(プルアップ入力)
● Pull-down input(プルダウン入力)
● Open-drain output(オープンドレイン出力)
● Push-pull output(プシュプル出力)
● Input and output of alternate function(オルタネート機能の入出力)
● Analog input(アナログ入力)
多くのピンには代替機能があり、他の多くのペリフェラルは独自の出力チャネルと入力チャネルをこれらのピンにマッピングします。
これらの代替ピンの具体的な用途は各ペリフェラルごとに判断する必要があり、本章ではこれらのピンが代替ピンであるか再マッピングされているかを明記します。

10.2.1 概要

ピンにはチップ内部に2つの保護ダイオードがあり、IOポートは内部で入力駆動モジュールと出力駆動モジュールに分割しています。
入力駆動用の弱プルアップ抵抗とプルダウン抵抗はオプションで設定ができ、ADなどのアナログ入力周辺機器にも接続できる。
デジタル周辺機器に入力する場合は、TTLシュミットトリガを経由し、GPIO入力レジスタまたは alternate peripherals(代替周辺機器？) に接続する必要があります。
出力駆動にはMOSトランジスタが2つあります。
IOポートは、上側と下側のMOSトランジスタの極性を設定することで、オープンドレイン出力またはプッシュプル出力として設定できる。
出力ドライブは、GPIO または alternate peripherals (代替周辺機器？) によって制御する構成にすることもできます。
右図中例として 10.3.1.3 INDR は該当する 章とレジスター名を示しています。

10.2.2 GPIOの初期化

リセット直後、GPIOポートは初期状態で動作します。
この時、ほとんどのIOポートはフローティング入力状態で動作しますが、HSE*1などの周辺機能関連のピンは周辺機能の代替機能(10.2.4 AlternateFunctions)で動作しています。
具体的な初期化機能については、ピンの章を参照してください。
*1:HSE High-Speed External clock signal 外部水晶/セラミック共振器の生成や外部高速クロック入力のこと。
　参照:3.3.2 High-speed clock (HSI/HSE)

10.2.3 外部割り込みすべてのGPIO

ポートは外部割り込み入力チャネルで設定できますが、外部割り込み入力チャネルは最大1つのGPIOピンにしかマッピングできず、 外部割り込みチャネルのシリアル番号はGPIOポートのビット番号と一致している必要があります。
たとえば、PA1(またはPB1、PC1、PD1、PE1)は EXTI1 にのみマッピングでき、
EXTI1はPA1、PB1、PC1、PD1、PE1のいずれか1つからのマッピングのみを受け入れることができます。
両ポートは1対1の関係にあります。

10.2.4 代替機能(Alternate function)

代替機能を使用する場合は、以下の点に注意してください。
入力方向の代替機能を使用するには、ポートを代替入力モードに設定する必要があります。
プルアップとプルダウンの設定は実際のニーズに応じて設定できます。
出力方向の代替機能を使用するには、ポートを代替出力に設定する必要があります。
実際の状況に応じて、プッシュプルまたはオープンドレインモードを設定できます。
双方向交互機能の場合、ポートを多重出力モードに設定し、ドライバーはフロート制御入力モードとして設定されます。
同じ IO ポートで、このピンを代替する周辺機器が複数存在する場合があります。
そのため、各周辺機器を最大限に活用できるように、占有されているピンを回避しながら、デフォルトの代替ピンに加えて、 周辺機器の代替ピンを他のピンに再マップすることができます。

10.2.5 ロック機構

ロック機構はIOポートの設定をロックできます。
特定の書き込みシーケンスを実行すると、選択されたIOピンの設定がロックされ、次回のリセットまで変更できなくなります。

10.2.6 入力設定

IOポートが入力モードに設定されている場合、出力ドライバは切断され、入力プルアップとプルダウンはオプションとなり、代替機能とアナログ入力は接続されません。
各IOポートのデータは、APB2クロックごとに入力データレジスタにサンプリングされ、入力データレジスタの対応するビットが読み取られて、対応するピンのレベル状態が取得されます。

10.2.7 出力設定

IOポートが出力モードに設定されている場合、出力ドライバ内のMOSペアは、必要に応じてプッシュプルモードまたはオープンドレインモードに設定できます。
代替機能は使用できません。
入力ドライバのプルアップ抵抗とプルダウン抵抗は無効になり、TTLシュミットトリガがアクティブになり、IOピンに現れるレベルはAPB2クロックごとに入力データレジスタにサンプリングされます。
そのため、入力データレジスタを読み取ることでIOステータスを取得できます。
プッシュプル出力モードでは、出力データレジスタにアクセスすることで、前回書き込まれた値を取得できます。

10.2.8 アナログ入力設定

オルタネート機能を有効にすると、出力ドライバが有効になり、必要に応じてオープンドレインまたはプッシュプルモードに設定できます。
シュミットトリガもオンになり、オルタネート機能の入力ラインと出力ラインは接続されますが、出力データレジスタは切断され、 IOピンに現れるレベルはAPB2クロックごとに入力データレジスタにサンプリングされます。
オープンドレインモードでは、入力データレジスタを読み取ることでIOポートの現在の状態が取得されます。
プッシュプルモードでは、出力データレジスタを読み取ることで最後に書き込まれた値が取得されます。

10.2.9 周辺 GPIO 設定

アナログ入力が有効になると、出力バッファは切断され、入力ドライバのシュミットトリガ入力は無効になり、IOポートの消費を防ぎます。
プルアップ抵抗とプルダウン抵抗は無効になり、読み取り入力データレジスタは常に0になります。

10.2.10 周辺 GPIO 設定次の表

各周辺ピンに対応する GPIO ポート構成の推奨を示しています。

特に指定がない限り、GPIO レジスタはワード単位で操作する必要があります。
(これらのレジスタは 32 ビットです)。
　出力端子番号の例として GPIOA15 が有るが、以下説明では A の部分を * 、15の部分を ** と表す。

Name	Access address	Description	Reset value
R32_GPIO*_CFGLR	0x40010800 + 0x400	P* port configuration register low bit	0x44444444
R32_GPIO*_CFGHR	0x40010804 + 0x400	P* port configuration register high bit	0x44444444
R32_GPIO*_INDR	0x40010808 + 0x400	P* port input data register	0x0000XXXX
R32_GPIO*_OUTDR	0x4001080C + 0x400	P* port output data register	0x00000000
R32_GPIO*_BSHR	0x40010810 + 0x400	P* port set/reset register	0x00000000
R32_GPIO*_BCR	0x40010814 + 0x400	P* port reset register	0x00000000
R32_GPIO*_LCKR	0x40010818 + 0x400	P* port lock configuration register	0x00000000

Name * = A~E だが CH32V393K8T6 は A~D です。
Access address は ポートA のアドレスを記載している。
　+400とは 『 ポートB は ポートA のアドレスに + 0x400 する。』を意味している。

10.3.1.1 GPIO*_CFGLR (*=A/B/C/D/E)

GCFGLR = ConFiGuration Low bit Register | Access base address 0x40010800 Offset address: 0x00 | * 400
■レジスター内容

31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
CNF7		MODE7		CNF6		MODE6		CNF5		MODE5		CNF4		MODE4		CNF3		MODE3		CNF2		MODE2		CNF1		MODE1		CNF0		MODE0
RW		RW		RW		RW		RW		RW		RW		RW		RW		RW		RW		RW		RW		RW		RW		RW
0	1	0	0	0	1	0	0	0	1	0	0	0	1	0	0	0	1	0	0	0	1	0	0	0	1	0	0	0	1	0	0

下段は Reset value
Reset value が CNF** + MODE** が 0x0100 ということは、フローティング入力になると言うことです。

CNF**

CNFのbit値とMODE値による動作説明

Name	Access	bit	MODE 値による動作説明		Reset value
			00	01~11
CNF**	RW	00	アナログ入力	プッシュプル出力	01b
		01	フローティング入力	オープンドレイン出力
		10	プルアップ・ダウン入力	交互機能プッシュプル出力
		11	ーー	交互機能オープドレイン出力

MODE**

Access:RW | Reset value:0
MODE値による動作説明

Name	Access	bit	動作説明		Reset value
MODE**	RW	00	入力モード		00b
		01	出力モード	最高速度 10MHz
		10		最高速度　2MHz
		11		最高速度 50MHz

10.3.1.2 GPIO*_CFGHR (*=A/B/C/D/E)

CFGHR = ConFiGuration High bit Register | Access base address 0x40010800 Offset address: 0x04 | * 400
■レジスター内容

31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
CNF15		MODE15		CNF14		MODE14		CNF13		MODE13		CNF12		MODE12		CNF11		MODE11		CNF10		MODE10		CNF9		MODE9		CNF8		MODE8
RW		RW		RW		RW		RW		RW		RW		RW		RW		RW		RW		RW		RW		RW		RW		RW
0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0

下段は Reset value
CNFのbit値とMODE値による動作説明、MODE値による動作説明は 10.3.1.1と同様のため、割愛する。

10.3.1.3 GPIO*_INDR (*=A/B/C/D/E)

INDR = INput Data Registers | Access base address 0x40010800 Offset address: 0x08 | * 0x400
■レジスター内容

31

30

29

28

27

26

25

24

23

22

21

20

19

18

17

16

15

14

13

12

11

10

9

8

7

6

5

4

3

2

1

0

Reserved

IDR15

IDR14

IDR13

IDR12

IDR11

IDR10

IDR9

IDR8

IDR7

IDR6

IDR5

IDR4

IDR3

IDR2

IDR1

IDR0

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

X

X

X

X

X

X

X

X

X

X

X

X

X

X

X

X

X

X

X

X

X

X

X

X

X

X

X

X

X

X

X

X

下段は Reset value

IDR**

これらのビットは読み取り専用で、16ビット形式でのみ読み取ることができます。
読み取られた値は、対応するビットのハイ/ロー状態を表します。
リセットされた場合は、pinの入力の値になります。

10.3.1.4 GPIO*_OUTDR (*=A/B/C/D/E)

OUTDR = OUTput Data Register | Access base address 0x40010800 Offset address: 0x0C | * 0x400
■レジスター内容

31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
Reserved																ODR15	ODR14	ODR13	ODR12	ODR11	ODR10	ODR9	ODR8	ODR7	ODR6	ODR5	ODR4	ODR3	ODR2	ODR1	ODR0
RO																RW	RW	RW	RW	RW	RW	RW	RW	RW	RW	RW	RW	RW	RW	RW	RW
0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0

下段は Reset value

ODR**

Access:RW | Reset value:0
これらのビットは16ビット形式でのみ操作できます。
IOポートはこれらのレジスタの値を外部に出力します。
リセットされた場合は、0 になります。

10.3.1.5 GPIO*_BSHR (*=A/B/C/D/E)

BSHR = Bit Set/Reset register | Access base address 0x40010800 Offset address: 0x10 | * 0x400
BSHR の H が不明です。 もしかして slash の H か？
■レジスター内容

31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
BR15	BR14	BR13	BR12	BR11	BR10	BR9	BR8	BR7	BR6	BR5	BR4	BR3	BR2	BR1	BR0	BS15	BS14	BS13	BS12	BS11	BS10	BS9	BS8	BS7	BS6	BS5	BS4	BS3	BS2	BS1	BS0
WO	WO	WO	WO	WO	WO	WO	WO	WO	WO	WO	WO	WO	WO	WO	WO	WO	WO	WO	WO	WO	WO	WO	WO	WO	WO	WO	WO	WO	WO	WO	WO
0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0

下段は Reset value

BR**

これらのビットを設定すると対応するOUTDRビットがクリアされ、0を書き込んでも効果はありません。
これらのビットは16ビット形式でのみアクセスできます。
BRビットとBSビットが同時に設定されている場合、その時、BS ビットが有効になります。

BS**

これらのビットを設定すると対応するOUTDRビットが設定され、0を書き込んでも効果はありません。
これらのビットには、16ビット。
BRビットとBSビットが同じ値に設定されている場合は、その時、BS ビットが有効になります。
上記文面のまとめ。

BR**	BS**	動作説明
1	0	OUTDRクリア
1	1	定義なし
0	1	OUTDR設定
0	0	定義なし

10.3.1.6 GPIO*_BCR (*=A/B/C/D/E)

BCR = Bit Cliar Register ? | Access base address 0x40010800 Offset address: 0x14 | * 0x400
■レジスター内容

31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
Reserved																BR15	BR14	BR13	BR12	BR11	BR10	BR9	BR8	BR7	BR6	BR5	BR4	BR3	BR2	BR1	BR0
RO																WO	WO	WO	WO	WO	WO	WO	WO	WO	WO	WO	WO	WO	WO	WO	WO
0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0

下段は Reset value

BR**

このレジスタは書き込み専用です。
これらのビットをセットすると、対応するOUTDRビットがクリアされます。
0を書き込んでも効果はありません。
これらのビットには16ビット形式でのみアクセスできます。

10.3.1.7 GPIO*_LCKR (*=A/B/C/D/E)

LCKR = Lock Configuration Key Register | Access base address 0x40010800 Offset address: 0x18 | * 0x400
■レジスター内容

31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
Reserved															LCKK	LCK15	LCK14	LCK13	LCK12	LCK11	LCK10	LCK9	LCK8	LCK7	LCK6	LCK5	LCK4	LCK3	LCK2	LCK1	LCK0
RO															RW	RW	RW	RW	RW	RW	RW	RW	RW	RW	RW	RW	RW	RW	RW	RW	RW
0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0

下段は Reset value

LCKK

このレジスターは読み書きできます。
LCKK ロックキー(Lock key)
特定のシーケンスで書き込むことでロックできますが、いつでも読み出すことができます。
0 として読み出すとロック解除状態、1 として読み出すとロック状態になります。
ロックキーの書き込みシーケンスは、1 書き込み - 0 書き込み - 1 書き込み - 0 読み取り - 1 読み取りです。
最後のステップは必須ではありませんが、ロックキーがアクティブ化されたかどうかを確認するために使用できます。
シーケンスの書き込み時にエラーが発生しても、アクティブ化はロックされません。
シーケンスの書き込み後、LCK** の値は変更できません。
ロックが有効になると、ポート構成は次のリセット後にのみ変更できます。

LCK**

これらのビットが 1 の場合、対応するポートの構成がロックされていることを意味します。
これらのビットは、LCKKがロック解除される前にのみ変更できます。
ロックされた設定は、設定レジスタ GPIOx_CFGLR と GPIOx_CFGHR を参照します。

特に指定がない限り、AFIO レジスタはワード単位で操作する必要があります (これらのレジスタを 32 ビットで操作します)。

Name	Access address	Description	Reset value
R32_AFIO_ECR	0x40010000	Event control register	0x00000000
R32_AFIO_PCFR1	0x40010004	Remap register1	0x00000000
R32_AFIO_EXTICR1	0x40010008	External interrupt configuration register1	0x00000000
R32_AFIO_EXTICR2	0x4001000C	External interrupt configuration register2	0x00000000
R32_AFIO_EXTICR3	0x40010010	External interrupt configuration register3	0x00000000
R32_AFIO_EXTICR4	0x40010014	External interrupt configuration register4	0x00000000
R32_AFIO_PCFR2	0x4001001C	Remap register2	0x00000000

10.3.2.1 AFIO_ECR

ECR = Event Control Register | Access base address 0x40010000 Offset address: 0x00
■レジスター内容

31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
Reserved																								EVOE	PORT			PIN
RO																								RW	RW			RW
0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0

下段は Reset value

EVOE

イベント出力イネーブルビット。
このビットをセットすると、コアのEVENTOUTが選択されたIOポート（PORTとPIN）に接続されます。

PORT

コア出力EVENTOUTのポートを選択するために使用されます。

000	PA port
001	PB port
010	PC port
011	PD port
その他	Reserved

PIN

これらのビットの値は、ポートへのコアEVENTOUTを選択するピン番号を決定するために使用されます。
値0～15は、PORTで選択されたPXのピン0～15に対応します。

10.3.2.2 AFIO_PCFR1

PCFR1 = xxxxxxx Remap Register1 ? | Access base address 00x40010000 Offset address: 0x04
■レジスター内容

31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
Reserved	PTP_PPSP_RM	TIM2ITRA_RM	SPI3_RM	Reserved	SWCFG			MII_RMII_SEL	CAN2_RM	ETH_RM	ADC2_ETRGREG_RM	ADC2_ETRGINJ_RM	ADC1_ETRGREG_RM	ADC1_ETRGINJ_RM	TIM4CH4_RM	PD01RM	CANRM		TIM4_RM	TIM3RM		TIM2RM		TIM1RM		USART3RM		USART2RM	USART1RM	I2C1RM	SPI1RM
RO	RW	RW	RW	RW	RW			RW	RW	RW	RW	RW	RW	RW	RW	RW	RW		RW	RW		RW		RW		RW		RW	RW	RW	RW
0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0

下段は Reset value

203K8T6に無い機能

PTP_PPSP_RM

203K8T6には有りません。
イーサネットPTP PPSリマップ

0	PTP PPS は PB5 ピンに出力されません。
1	PTP PPS は PB5 ピンに出力されます。

TIM2ITRA_RM

203K8T6には有りません。
TIM2内部トリガー1の再マップ

0	TIM2_ITR1をイーサネットPTP出力に内部接続します。
1	TIM2_ITR1をフルスピードUSB OTGのSOF出力に内部接続します。

SPI3_RM

203K8T6には有りません。
SPI3の再マップ

0	デフォルトマップ (NSS/PA15、SCK/PB3、MSIO/PB4、MOSI/PB5);
1	再マップ (NSS/PA4、SCK/PC10、MSIO/PC11、MOSI/PC12)。

SWCFG

? これらのビットは、IOポートのSW機能とトラッキング機能を設定するために使用されます。
SWD(RVSWD)は、コアにアクセスするためのデバッグインターフェースです。
システムリセット後は常にSWDポートとして使用されます。

0**	SWD 有効 (RVSWD);
100	SWD 無効 (RVSWD)、GPIO として機能します。
その他

MII_RMII_SEL

203K8T6には有りません。
MIIまたはRMIIの選択。
MIIインターフェースまたはRMIIインターフェース（PHY）を備えた外部トランシーバーを使用するように、内部イーサネットMACを設定します。

0	MIIインターフェース（PHY）付き外部トランシーバを使用する。
1	RMIIインターフェース（PHY）付き外部トランシーバを使用するよる。

CAN2RM

203K8T6には有りません。
CAN2 再マップ bit.

0	デフォルトマップ (CAN2_RX/PB12、CAN2_TX/PB13)
1	再マップ (CAN2_RX/PB5、CAN2_TX/PB6)

ETHRM

203K8T6には有りません。
インサーネット 再マップ bit.

0	デフォルトマップ(RX_DV-CRS_DV/PA7、RXD0/PC4、RXD1/PC5、RXD2/PB0、RXD3/PB1);
1	再マップ(RX_DV-CRS_DV/PD8、RXD0/PD9、RXD1/PD10、RXD2/PD11、RXD3/PD12)

ADC2_ETRGREG_RM

ADC1(2?)外部トリガーの通常変換のビットを再マップします。

0	EXTI11 へ ADC1(2?) 外部トリガー通常変換
1	TIM8_TRGO へ ADC1(2?) 外部トリガー通常変換

ADC2_ETRGINJ_RM

ADC2外部トリガー注入変換のビットを再マッピング

0	EXTI15 へ ADC2外部トリガー注入変換
1	TIM8_CH4 へ ADC2外部トリガー注入変換

ADC1_ETRGREG_RM

ADC1外部トリガーの通常変換のビットを再マップします。

0	EXTI11 へ ADC1 外部トリガー通常変換
1	TIM8_TRGO へ ADC1 外部トリガー通常変換

ADC1_ETRGINJ_RM

ADC1外部トリガー注入変換のビットを再マッピング

0	EXTI15 へ ADC1外部トリガー注入変換
1	TIM8_CH4 へ ADC1外部トリガー注入変換

TIM5CH4RM

タイマー5チャネルの再マッピング

0	デフォルトマッピング。タイマー5チャネル4の再マッピング
1	再マッピング。タイマー5チャネル4をLSI内部クロックにマッピング。

PD01RM

Pin2,3の設定
PD0およびPD1ピンの再マッピングビット。
このビットはユーザーによる読み書きが可能です。
PD0およびPD1のGPIO機能を再マッピングするかどうかを制御します。つまり、PD0およびPD1はOSC_INおよびOSC_OUTにマッピングされます。
メイン発振器HSEが有効になっている場合（システムが内部8MHz RC発振器で動作している場合）、PD0およびPD1はOSC_INおよびOSC_OUTピンにマッピングできます。

0	PD0およびPD1の再マッピングは行われません。
1	PD0はOSC_INに、PD1はOSC_OUTにマッピングされます。

CAN1RM

CAN1代替機能の再マッピングビット。ユーザーによる読み書きが可能です。
CAN_RXとCAN_TXの再マッピングを制御します。

00	CAN1_RXはPA11に、CAN1_TXはPA12にマッピングされます。
01	CAN1_RXはPB8に、CAN1_TXはPB9にマッピングされます。
10	Reserved
11	CAN1_RXはPD0に、CAN1_TXはPD1にマッピングされます。

TIM4_RM

0
1

TIM3RM

タイマー3の再マッピングビット。
これらのビットはユーザーによる読み書きが可能です。
タイマー3のチャンネル1からチャンネル4への再マッピングを制御します。

00	デフォルトマッピング (CH1/PA6、CH2/PA7、CH3/PB0、CH4/PB1)
01	Reserved
10	部分マッピング (CH1/PB4、CH2/PB5、CH3/PB0、CH4/PB1)
11	完全マッピング (CH1/PC6、CH2/PC7、CH3/PC8、CH4/PC9)

注: 再マッピングはPD2のTIM3_ETRには影響しません。

TIM2RM

タイマー2のリマップビット。
これらのビットはユーザーによる読み書きが可能です。
タイマー2のチャンネル1からチャンネル4へのマッピング、およびGPIOポート上の外部トリガ（ETR）のマッピングを制御します。

00	デフォルトマッピング（CH1/ETR/PA0、CH2/PA1、CH3/PA2、CH4/PA3）
01	部分マッピング（CH1/ETR/PA15、CH2/PB3、CH3/PA2、CH4/PA3）
10	部分マッピング（CH1/ETR/PA0、CH2/PA1、CH3/PB10、CH4/PB11）
11	完全マッピング（CH1/ETR/PA15、CH2/PB3、CH3/PB10、CH4/PB11）

TIM1RM

タイマー1の再マップビット。
これらのビットはユーザーによる読み書きが可能です。
GPIOポートにおけるタイマー1のチャンネル1からチャンネル4、1Nから3N、外部トリガ（ETR）、およびブレーク入力（BKIN）のマッピングを制御します。

00	デフォルトマップ（ETR/PA12、CH1/PA8、CH2/PA9、CH3/PA10、CH4/PA11、BKIN/PB12、CH1N/PB13、CH2N/PB14、CH3N/PB15）
01	部分マップ（ETR/PA12、CH1/PA8、CH2/PA9、CH3/PA10、CH4/PA11、BKIN/PA6、CH1N/PA7、CH2N/PB0、CH3N/PB1）
10	Reserved
11	完全マップ (ETR/PE7、CH1/PE9、CH2/PE11、CH3/PE13、CH4/PE14、BKIN/PE15、CH1N/PE8、CH2N/PE10、CH3N/PE12)。

USART3RM

203K8T6には有りません。
USART3 再マップビット。
これらのビットはユーザーによる読み書きが可能です。
GPIO ポートにおける USART3 の CTS、RTS、CK、TX、RX 代替機能のマッピングを制御します。

00	デフォルトマップ (TX/PB10、RX/PB11、CK/PB12、CTS/PB13、RTS/PB14)
01	部分再マップ (TX/PC10、RX/PC11、CK/PC12、CTS/PB13、RTS/PB14)
10
11	完全再マップ (TX/PD8、RX/PD9、CK/PD10、CTS/PD11、RTS/PD12)

注: CH32V20x_D6 および CH32F20x_D6 はデフォルトマップ (00b) のみをサポートします。

USART2RM

USART2の再マップビット。
このビットはユーザーによる読み書きが可能です。
GPIOポートにおけるUSART2のCTS、RTS、CK、TX、RX代替機能のマッピングを制御します。

0	デフォルトマップ（CTS/PA0、RTS/PA1、TX/PA2、RX/PA3、CK/PA4）。
1	再マップ（CTS/PD3、RTS/PD4、TX/PD5、RX/PD6、CK/PD7）。

注：CH32V20x_D6およびCH32F20x_D6は、デフォルトマップ（0b）のみをサポートします。

USART1RM

メモリーマップから見ると1bitのはずだが、説明は2bitになっている。??取説が信用できない。
UART1マップ構成下位ビット（AFIO_PCFR2レジスタのビット26（USART1RM1）と併用）。

0	デフォルトマップ（CK/PA8、TX/PA9、RX/PA10、CTS/PA11、RTS/PA12）
01	再マップ（CK/PA8、TX/PB6、RX/PB7、CTS/PA11、RTS/PA12）
10	再マップ（CK/PA10、TX/PB15、RX/PA8、CTS/PA5、RTS/PA9）
11	再マップ（CK/PA5、TX/PA6、RX/PA7、CTS/PC4、RTS/PC5）

注：CH32V20x_D6およびCH32F20x_D6は、デフォルトマップ（00b）と再マップ（01b）のみをサポートします。

I2C1RM

I2C1の再マップ。このビットはユーザーによる読み書きが可能です。
GPIOポートにおけるI2C1のSCLおよびSDA代替機能のマッピングを制御します。

0	デフォルトマップ（SCL/PB6、SDA/PB7）
1	再マップ（SCL/PB8、SDA/PB9）

SPI1RM

SPI1の再マップ。このビットはユーザーによる読み書きが可能です。
GPIOポートにおけるSPI1のNSS、SCK、MISO、MOSI代替機能のマッピングを制御します。

0	デフォルトマップ（NSS/PA4、SCK/PA5、MISO/PA6、MOSI/PA7）
1	再マップ（NSS/PA15、SCK/PB3、MISO/PB4、MOSI/PB5）

10.3.2.3 AFIO_EXTICR1

EXTICR1 = EXTernal Interrupt Configuration Register1 | Access base address 0x40010000 Offset address: 0x08
** = 0~3の領域
■レジスター内容

31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
Reserved																EXTI3				EXTI2				EXTI1				EXTI0
RO																RW				RW				RW				RW
0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0

下段は Reset value

EXTI**(**=0~3)

外部割り込み入力ピン設定ビット。
これらのビットは、外部割り込みピンがどのポートピンにマッピングされるかを決定するために使用されます。

0000	ピン**をPAピンにマッピング。
0001	ピン**をPBピンにマッピング。
0010	ピン**をPCピンにマッピング。
0011	ピン**をPDピンにマッピング。
0100	ピン**をPEピンにマッピング。※203K8T6には無い。
その他	Reserved/td>

10.3.2.4 AFIO_EXTICR2

EXTICR2 = EXTernal Interrupt Configuration Register1 | Access base address 0x40010000 Offset address: 0x0C
** = 4~7の領域
■レジスター内容

31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
Reserved																EXTI7				EXTI6				EXTI5				EXTI4
RO																RW				RW				RW				RW
0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0

下段は Reset value

EXTI**(**=4~7)

外部割り込み入力ピン設定ビット。
これらのビットは、外部割り込みピンがどのポートピンにマッピングされるかを決定するために使用されます。

0000	ピン**をPAピンにマッピング。
0001	ピン**をPBピンにマッピング。
0010	ピン**をPCピンにマッピング。
0011	ピン**をPDピンにマッピング。
0100	ピン**をPEピンにマッピング。※203K8T6には無い。
その他	Reserved/td>

10.3.2.5 AFIO_EXTICR3

EXTICR3 = EXTernal Interrupt Configuration Register1 | Access base address 0x40010000 Offset address: 0x010C
** = 8~11の領域
■レジスター内容

31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
Reserved																EXTI11				EXTI10				EXTI9				EXTI8
RO																RW				RW				RW				RW
0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0

下段は Reset value

EXTI**(**=8~11)

外部割り込み入力ピン設定ビット。
これらのビットは、外部割り込みピンがどのポートピンにマッピングされるかを決定するために使用されます。

0000	ピン**をPAピンにマッピング。
0001	ピン**をPBピンにマッピング。
0010	ピン**をPCピンにマッピング。
0011	ピン**をPDピンにマッピング。
0100	ピン**をPEピンにマッピング。※203K8T6には無い。
その他	Reserved/td>

10.3.2.6 AFIO_EXTICR4

EXTICR4 = EXTernal Interrupt Configuration Register1 | Access base address 0x40010000 Offset address: 0x14
** = 12~15の領域
■レジスター内容

31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
Reserved																EXTI15				EXTI14				EXTI13				EXTI12
RO																RW				RW				RW				RW
0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0

下段は Reset value

EXTI**(**=12~15)

外部割り込み入力ピン設定ビット。
これらのビットは、外部割り込みピンがどのポートピンにマッピングされるかを決定するために使用されます。

0000	ピン**をPAピンにマッピング。
0001	ピン**をPBピンにマッピング。
0010	ピン**をPCピンにマッピング。
0011	ピン**をPDピンにマッピング。
0100	ピン**をPEピンにマッピング。※203K8T6には無い。
その他	Reserved/td>

10.3.2.7 AFIO_PCFR

ECR = Event Control Register | Access base address 0x40010000 Offset address: 0x1C
■レジスター内容

31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
Reserved					USART1_RM2	UART8_RM		UART7_RM		UART6_RM		UART5_RM		UART4_RM		Reserved					FSMC_NADV	Reserved			TIM10_RM		TIM9_RM		TIM8_RM	Reserved
RO					RW	RW		RW		RW		RW		RW		RO					RW	RO			RW		RW		RW	RO
0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0

下段は Reset value

USART1_RM2

マップは1bitだが、下の表では2bit説明
UART1マップ構成上位ビット。:203K8T6 には無い。
AFIO_PCFR1レジスタのビット2（USART1RM）と組み合わせて使用します。

00	デフォルトマップ（CK/PA8、TX/PA9、RX/PA10、CTS/PA11、RTS/PA12）
01	リマップ（CK/PA8、TX/PB6、RX/PB7、CTS/PA11、RTS/PA12）
10	リマップ（CK/PA10、TX/PB15、RX/PA8、CTS/PA5、RTS/PA9）
11	リマップ（CK/PA5、TX/PA6、RX/PA7、CTS/PC4、RTS/PC5）

注：CH32V20x_D6およびCH32F20x_D6は、デフォルトマップ（00b）とリマップ（01b）のみをサポートします。

UART8_RM

UART8 の再マップ:203K8T6 には無い。

00	デフォルトマップ (TX/PC4、RX/PC5)
01	再マップ (TX/PA14、RX/PA15)
1x	再マップ (TX/PE14、RX/PE15)

UART7_RM

UART7 の再マップ

00	デフォルトマップ (TX/PC2、RX/PC3)
01	再マップ (TX/PA6、RX/PA7)
1x	再マップ (TX/PE12、RX/PE13)

注： 203K8T6 には無い。

UART6_RM

UART6 の再マップ:203K8T6 には無い。

00	デフォルトマップ (TX/PC0、RX/PC1)
01	再マップ (TX/PB8、RX/PB9)
1x	再マップ (TX/PE10、RX/PE11)

UART5_RM

UART5 の再マップ:203K8T6 には無い。

00	デフォルトマップ (TX/PC12、RX/PD2)
01	再マップ (TX/PB4、RX/PB5)
1x	再マップ (TX/PE8、RX/PE9)

UART4_RM

UART4 再マップ:203K8T6 には無い。

00	デフォルトマップ (TX/PC10、RX/PC11)
01	再マップ (TX/PB0、RX/PB1)
1X	再マップ (TX/PE0、RX/PE1)

注: CH32V30x_D8C、CH32V30x_D8、CH32V30x_D8W、CH32V20x_D8、CH32F20x_D8C、CH32F20x_D8、およびCH32F20x_D8W に適用されます。

x0	デフォルトマップ (CK/PB2、TX/PB0、RX/PB1、CTS/PB3、RTS/PB4)
x1	再マップ (CK/PA6、TX/PA5、RX/PB5、CTS/PA7、RTS/PA15)

注：CH32V20x_D6およびCH32F20x_D6に適用されます。

FSMC_NADV

FSMC_NADV 再マッピング

0	FSMC NADV は PB7 にマッピングされます。
1	FSMC NADV 出力は無効です。

TIM10_RM

TIM10 再マップビット

00	デフォルトマップ (ETR/PC10、CH1/PB8、CH2/PB9、CH3/PC3、CH4/PC11、BKIN/PC12、CH1N/PA12、CH2N/PA13、CH3N/PA14)
01	部分マップ (ETR/PB11、CH1/PB3、CH2/PB4、CH3/PB5、CH4/PC15、BKIN/PB10、CH1N/PA5、CH2N/PA6、CH3N/PA7)
1x	完全マップ (ETR/PD0、CH1/PD1、CH2/PD3、CH3/PD5、CH4/PD7、BKIN/PE2、CH1N/PE3、CH2N/PE4、CH3N/PE5)

TIM9_RM

TIM9 再マップビット

00	デフォルトマップ (ETR/PA2、CH1/PA2、CH2/PA3、CH3/PA4、CH4/PC4、BKIN/PC5、CH1N/PC0、CH2N/PC1、CH3N/PC2);
01	部分マップ (ETR/PA2、CH1/PA2、CH2/PA3、CH3/PA4、CH4/PC14、BKIN/PA1、CH1N/PB0、CH2N/PB1、CH3N/PB2);
1x	完全マップ (ETR/PD9、CH1/PD9、CH2/PD11、CH3/PD13、CH4/PD15、BKIN/PD14、CH1N/PD8、CH2N/PD10、CH3N/PD12)

TIM8_RM

TIM8 再マップビット

0	デフォルトマップ (ETR/PA0、CH1/PC6、CH2/PC7、CH3/PC8、CH4/PC9、BKIN/PA6、CH1N/PA7、CH2N/PB0、CH3N/PB1);
1	再マップ (ETR/PA0、CH1/PB6、CH2/PB7、CH3/PB8、CH4/PC13、BKIN/PB9、CH1N/PA13、CH2N/PA14、CH3N/PA15);