図18-2 USARTクロックタイミングの例（M=0）

図18-3 データサンプルホールド時間

図18-4（NO）パリティチェックエラー

■レジスター内容

31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
Reserved																						CTS	LBD	TXE	TC	RXNE	IDLE	ORE	NE	FE	PE
RO																						RWO	RWO	RO	RWO	RWO	RO	RO	RO	RO	RO
0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0

CTS

CTSステータス変化フラグ(CTS status change flag)
CTSEビットがセットされている場合、nCTS出力ステータスが変化します。
このビットはソフトウェアによってクリアされます。
CTSIEビットがセットされている場合、割り込みが生成されます。

1	nCTSステータスラインが変化しました。
0	nCTSステータスラインに変化はありません。

LBD

LIN切断検出フラグ(LIN break detection flag)
LIN切断が検出されると、このビットはハードウェアによってセットされます。
ソフトウェアによってクリアされます。
LBDIEビットがセットされている場合、割り込みが生成されます。

1	LIN切断を検出。
0	LIN切断を検出していない。

TXE

送信データレジスタ空フラグ(Transmission data register empty flag)
TDRレジスタのデータがハードウェアによってシフトレジスタに転送されると、このビットがハードウェアによってセットされます。
TXEIEビットがセットされている場合、割り込みが発生し、データレジスタにデータが書き込まれ、このビットはリセットされます。

1	データはシフトレジスタに転送されています。
0	データはシフトレジスタに転送されていません。

TC

送信完了フラグ(Transmission complete flag)
データを含むフレームが送信され、TXEビットがセットされている場合、ハードウェアはこのビットをセットします。
TCIEビットがセットされている場合は、対応する割り込みが生成されます。
ソフトウェアはこのビットを読み取り、データレジスタに書き込んでこのビットをクリアします。
また、直接0を書き込んでこのビットをクリアすることもできます。

1	送信完了。
0	送信未完了。

RXNE

リードデータレジスタが空でないことを示すフラグ(Read data register not empty flag)
シフトレジスタのデータがデータレジスタに転送されると、このビットはハードウェアによってセットされます。
RXNEIEビットがセットされている場合は、対応する割り込みが発生します。
このビットは、データレジスタへの書き込み操作によってクリアできます。
このビットは、直接0を書き込むことでもクリアできます。

1	データが受信されており、読み出し可能です。
0	データは受信されていません。

IDLE

アイドルラインフラグ(Idle line flag)
アイドルラインが検出されると、このビットはハードウェアによってセットされます。
IDLEIEビットがセットされている場合は、対応する割り込みが生成されます。
このビットは、ステータスレジスタを読み出してからデータレジスタを読み出すことでクリアできます。

1	バスは現在アイドル状態です。
0	アイドルバスは検出されていません。

注: このビットは、RXNEがセットされるまで再セットされません。

ORE

オーバーランエラーフラグ(Overrun error flag)
受信シフトレジスタにデータレジスタに転送する必要があるデータがあるが、データレジスタの受信フィールドにまだ読み出されていないデータがある場合、このビットがセットされます。
RXNEIEビットがセットされている場合、対応する割り込みが生成されます。

1	オーバーランエラーが発生しました。
0	オーバーランエラーは発生していません。

注：オーバーランエラーが発生した場合、データレジスタの値は失われませんが、シフトレジスタの値は上書きされます。
EIEビットがセットされている場合、マルチバッファ通信モードではOREフラグビットによって割り込みが生成されます。

NE

ノイズエラーフラグ(Noise error flag)
ノイズエラーフラグが検出されると、ハードウェアによってセットされます。
このビットは、ステータスレジスタを読み出してからデータレジスタを読み出すことでリセットできます。

1	ノイズ検出。
0	ノイズ未検出。

注：このビットは割り込みを生成しません。
EIEビットがセットされている場合、マルチバッファ通信モードではFEフラグビットが割り込みを生成します。

FE

フレームエラーフラグ(Frame error flag)
同期エラー、過度のノイズ、または切断が検出されると、このビットがハードウェアによってセットされます。
このビットは、このビットを読み出した後、データレジスタを読み出すことでリセットできます。

1	フレームエラーが検出されました。
0	フレームエラーは検出されていません。

注：このビットは割り込みを生成しません。
EIEビットがセットされている場合、マルチバッファ通信モードではFEフラグビットによって割り込みが生成されます。

PE

パリティエラーフラグ(Parity error flag)
受信モードでパリティエラーが発生すると、このビットはハードウェアによってセットされます。
このビットは、このビットを読み出した後、データレジスタを読み出すことでリセットできます。
このビットをクリアする前に、ソフトウェアはRXNEフラグビットがセットされるのを待つ必要があります。
PEIEビットが以前にセットされている場合、このビットがセットされたときに対応する割り込みが生成されます。

1	パリティチェックエラー発生。
0	パリティチェックエラーなし。

■レジスター内容

31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
Reserved																							DR
RO																							RW
0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	X	X	X	X	X	X	X	X	X

DR

データレジスタ(Data register)
このレジスタは実際には受信データレジスタ（RDR）と送信データレジスタ（TDR）の2つのレジスタで構成されています。
DRの読み書き操作は、受信データレジスタ（RDR）の読み出しと送信データレジスタ（TDR）への書き込みから始まります。

■レジスター内容

31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
Reserved																DIV_M												DIV_F
RO																RW												RW
0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0

DIV_M

これらの12ビットはUSART分周器の仮数部を定義します。(These 12 bits define the mantissa of the USART divider)

DIV_F

これらの4ビットはUSART分周器の分数を定義します。(These 4 bits define the fraction of the USART divider)

■レジスター内容

31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
Reserved																		UE	M	WAKE	PCE	PS	PEIE	TXEIE	TCIE	RXNEIE	IDLEIE	TE	RE	RWU	SBK
RO																		RW	RW	RW	RW	RW	RW	RW	RW	RW	RW	RW	RW	RW	RW
0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0

UE

USART 有効ビット(USART enable bit)
このビットが設定されると、現在のバイト送信が完了した後、USART の周波数分周器と出力は両方とも動作を停止します。

1	USARTを使用する。
0	USARTを停止する。

M

ワード長ビット(Word length bit)

1	9データビット。
0	8データビット。

WAKE

ウェイクアップビット(Wake-up bit)
このビットはUSARTのウェイクアップ方法を決定します。

1	アドレスフラグ。
0	アイドルライン。

PCE

パリティ制御の有効化(Parity control enable)
受信側ではデータのパリティが実行されます。
送信側ではチェックビットが挿入されます。
このビットがセットされると、パリティ制御の有効化は現在のバイトの送信が完了した後にのみ有効になります。

PS

パリティ選択(Parity selection)

1	奇数パリティ
0	偶数パリティ

このビットが設定されると、パリティ制御の有効化は現在のバイト送信が完了した後にのみ有効になります。

PEIE

パリティチェック割り込み許可ビット(Parity check interrupt enable bit)
このビットがセットされている場合、パリティチェックエラー割り込みの発生が許可されます。

TXEIE

送信バッファ空割り込み有効(Transmit buffer empty interrupt enable)
このビットが設定されている場合、送信バッファ空割り込みの生成が許可されます。

TCIE

送信完了割り込み許可(Transmission completion interrupt enable)
このビットがセットされている場合、送信完了割り込みの発生が許可されます。

RXNEIE

受信バッファ非空割り込み有効(Receive buffer non-empty interrupt enable)
このビットが設定されている場合、受信バッファ非空割り込みが生成されるようになります。

IDLEIE

アイドル ライン割り込みの有効化(Idle line interrupt enable)
このビットが設定されている場合、アイドル ライン割り込みの生成が許可されます。

TE

送信機の有効化(Transmitter enable)
このビットが設定されている場合、送信機は有効化されます。

RE

受信機の有効化(Receiver enable)
このビットが設定されると、受信機が有効になり、受信機はRXピン上のスタートビットの検出を開始します。

RWU

レシーバのウェイクアップ(Receiver wake-up)
このビットは、USARTがミュートモードかどうかを決定します。

1	レシーバはミュートモードです。
0	レシーバはアクティブモードです。

注1: RWUビットがセットされる前に、USARTはまずデータバイトを受信する必要があります。
そうしないと、ミュートモード時にアイドルバスによってウェイクアップできません。 注2: アドレスフラグからのウェイクアップに設定されている場合、RXNEがセットされている間は、RWUビットをソフトウェアで変更することはできません。

SBK

ブレーク文字送信制御ビット(Send break character control bit)
このビットは、フレームブレーク文字を送信する場合にセットされます。
ブレークフレームのストップビットは、ハードウェアによってセットされます。

1	ブレーク文字を送信する。
0	ブレーク文字を送信しない。

■レジスター内容

31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
Reserved																	LINEN	STOP		CLKEN	CPOL	CPHA	LBCL	Reserved	LBDIE	LBDL	Reserved	ADD
RO																	RW	RW		RW	RW	RW	RW	RO	RW	RW	RO	RW
0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0

LINEN

LINモード有効ビット(LIN mode enable bit)
このビットがセットされると、LINモードが有効になります。
LINモードでは、SBKビットを使用してLIN同期切断シンボルを送信し、LIN同期切断シンボルを検出できます。

STOP

ストップビット設定(Stop bit setting)
これらのビットはストップビットを設定するために使用されます。

00	1ストップビット
01	0.5ストップビット
10	2ストップビット
11	1.5ストップビット

CLKEN

クロックイネーブル(Clock enable)
このビットはCKピンをイネーブルするために使用されます。

1	イネーブル
0	ディセーブル

CPOL

クロック極性設定ビット(Clock polarity setting bit)
同期モードでは、このビットを使用してSLCKピンのクロック出力の極性を選択し、CPHAと連携して必要なクロック/データサンプリング関係を生成します。

1	バスがアイドル状態のとき、CKピンはHighレベルを維持します。
0	バスがアイドル状態のとき、CKピンはLowレベルを維持します。

注：送信を有効にした後、このビットを変更することはできません。

CPHA

クロック位相位置設定ビット(Clock phase position setting bit)
同期モードでは、このビットを使用してSLCKピンのクロック出力の位相位置を選択し、CPOLビットと組み合わせて必要なクロック/データサンプリング関係を生成できます。

1	データキャプチャはクロックの2番目のエッジで実行されます。
0	データキャプチャはクロックの1番目のエッジで実行されます。

注：送信を有効にした後は、このビットを変更できません。

LBCL

最終ビットクロックパルス制御ビット(Last bit clock pulse control bit)
同期モードにおいて、CKピンから送信された最後のデータバイトに対応するクロックパルスを出力するかどうかを制御します。

1	データの最終ビットのクロックパルスはCKから出力されません。
0	データの最終ビットのクロックパルスはCKから出力されます。

注：送信を有効にした後は、このビットを変更できません。

LBDIE

LINブレーク文字検出割り込みイネーブル(LIN break character detection interrupt enable)
このビットは、LBDによって発生する割り込みをイネーブルにできます。

LBDL

LINブレークキャラクタ検出長(LIN break character detection length)
11ビットまたは10ビットのブレークキャラクタ検出を選択します。

1	11ビットブレーク検出。
0	10ビットブレーク検出。

ADD

USARTノードのアドレス(Address of the USART node)
デバイスのUSARTノードアドレスを設定するために使用されます。
マルチプロセッサ通信でミュートモード中にデータが使用される場合、アドレスフラグは特定のUSARTデバイスをウェイクアップするために使用されます。

■レジスター内容

31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
Reserved																					CTSIE	CTSE	RTSE	DMAT	DMAR	SCEN	NACK	HDSEL	IRLP	IREN	EIE
RO																					RW	RW	RW	RW	RW	RW	RW	RW	RW	RW	RW
0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0

CTSIE

CTSIE割り込み有効ビット(CTSIE interrupt enable bit)
このビットが設定されている場合、CTSがセットされたときに割り込みが生成されます。

CTSE

CTS 有効ビット(CTS enable bit)
このビットが設定されている場合、CTS フロー制御が有効になります。

RTSE

RTS 有効ビット(RTS enable bit)
このビットが設定されている場合、RTS フロー制御が有効になります。

DMAT

DMA送信有効ビット(DMA transmission enable bit)
このビットが設定されると、DMA送信モードが有効になります。

DMAR

DMA受信有効ビット(DMA reception enable bit)
このビットが設定されると、受信用のDMAモードが有効になります。

SCEN

スマートカード モード有効ビット(Smartcard mode enable bit)
このビットが設定されている場合、スマートカード モードが有効になります。

NACK

スマートカードNACK有効ビット(Smart card NACK enable bit)
このビットが設定されている場合、チェックエラーが発生したときにNACKが送信されます。

HDSEL

半二重モード選択ビット(Half-duplex mode selection bit)
このビットが設定されている場合、半二重モードが選択されます。

IRLP

赤外線低電力選択ビット(Infrared low power selection bit)
このビットが設定されると、低電力モードが選択されます。

IREN

赤外線有効ビット(Infrared enable bit)
このビットが設定されると、赤外線モードが有効になります。

EIE

エラー有効割り込みビット(Error enable interrupt bit)
このビットが設定され、DMARも設定されている場合に、FE、ORE、またはNEビットが設定されていれば割り込みが生成されます。

■レジスター内容

31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
Reserved																GT								PSC
RO																RW								RW
0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0

GT

ガードタイムドメイン(Guard time domain)
これらのビットは、ボーレートクロック単位でガードタイムを指定します。
スマートカードモードでは、ガードタイムが経過すると送信完了フラグがセットされます。

PSC

プリスケーラ領域(Prescaler domain)
赤外線低消費電力モードでは、ソースクロックはこの値で分周されます（8ビットすべてが有効）。
値0は予約を意味します。 赤外線通常モードでは、これらのビットは1にのみ設定できます。
スマートカードモードでは、値（下位5ビットが有効）を2倍にしてソースクロック周波数の分周係数を算出し、スマートカードにクロックを供給します。
値0は予約を意味します。